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数字信号的上升时间(Rising Time)

任何一个真实的数字信号在由一个逻辑电平状态跳转到另一个逻辑电平状态时,其中间的过渡时间都不会是无限短的。信号电平跳变的过渡时间越短，说明信号边沿越陡。我们通常使用上升时间(RisingTime)这个参数来衡量信号边沿的陡缓程度，通常上升时间是指数字信号由幅度的10%增加到幅度的90%所花的时间(也有些场合会使用20%～80%的上升时间或其他标准)。上升时间越短，说明信号越陡峭。大部分数字信号的下降时间(信号从幅度的90%下降到幅度的10%所花的时间)和上升时间差不多(也有例外)。图1.2比较了两种不同上升时间的数字信号。上升时间可以客观反映信号边沿的陡缓程度，而且由于计算和测量简单，所以得到的应用。对有些非常高速的串行数字信号，如PCIe、USB3.0、100G以太网等信号，由于信号速率很高，传输线对信号的损耗很大，信号波形中很难找到稳定的幅度10%和90%的位置，所以有时也会用幅度20%～80%的上升时间来衡量信号的陡缓程度。通常速率越高的信号其上升时间也会更陡一些(但不一定速率低的信号上升时间一定就缓),上升时间是数字信号分析中的一个非常重要的概念，后面我们会反复提及和用到这个概念。 数字信号抖动的成因（Root Cause of Jitter）;陕西数字信号测试USB测试

建立时间和保持时间加起来的时间称为建立/保持时间窗口，是接收端对于信号保持在 同一个逻辑状态的**小的时间要求。数字信号的比特宽度如果窄于这个时间窗口就肯定无 法同时满足建立时间和保持时间的要求，所以接收端对于建立/保持时间窗口大小的要求实 际上决定了这个电路能够工作的比较高的数据速率。通常工 作速率高一些的芯片，很短的建 立时间、保持时间就可以保证电路可靠工作，而工作速率低一 些的芯片则会要求比较长的建 立时间和保持时间。

另外要注意的是， 一个数字电路能够可靠工作的比较高数据速率不仅取决于接收端对于 建立/保持时间的要求，输出端的上升时间过缓、输出幅度偏小、信号和时钟中有抖动、信号 有畸变等很多因素都会消耗信号建立/保持时间的裕量。因此一个数字电路能够达到的比较高数据传输速率与发送芯片、接收芯片以及传输路径都有关系。

建立时间和保持时间是数字电路非常重要的概念，是接收端可靠信号接收的**基本要 求，也是数字电路可靠工作的基础。可以说，大部分数字信号的测量项目如数据速率、信号 幅度、眼图、抖动等的测量都是为了间接保证信号满足接收端对建立时间和保持时间的要 求，在以后章节的论述中我们可以慢慢体会。 陕西数字信号测试USB测试数字信号的抖动（Jitter）;

数字信号的带宽(Bandwidth)

在进行数字信号的分析和测试时，了解我们要分析的数字信号的带宽是很重要的一点，它决定了我们进行电路设计时对PCB走线和传输介质传输带宽的要求，也决定了测试对仪表的要求。

数字信号的带宽可以大概理解为数字信号的能量在频域的一个分布范围，由于数字信号不是正弦波，有很多高次谐波成分，所以其在频域的能量分布是一个比较复杂的问题。

传统上做数字电路设计的工程师习惯根据信号的5次谐波来估算带宽，比如如果信号的数据速率是100Mbps,其快的0101的跳变波形相当于50MHz的方波时钟，这个方波时钟的5次谐波成分是250MHz,因此信号的带宽大概就在250MHz以内。这种方法看起来很合理，因为5次谐波对于重建信号的基本波形形状是非常重要的，但这种方法对于需要进行精确波形参数测量的场合来说就不太准确了。比如同样是50MHz 的信号，如果上升沿很陡接近理想方波，其高次谐波能量就比较大；而如果上升沿很缓接近 正弦波，其高次谐波能量就很小。

很多经典的处理器采用了并行的总线架构。比如大家熟知的51单片机就采用了8根并行数据线和16根地址线；CPU的鼻祖——Intel公司的8086微处理器——**初推出时具有16根并行数据线和16根地址线；

现在很多嵌入式系统中多使用的ARM处理器则大部分使用32根数据线以及若干根地址线。并行总线的比较大好处是总线的逻辑时序比较简单，电路实现起来比较容易；但是缺点也是非常明显的，比如并行总线的信号线数量非常多，会占用大量的引脚和布线空间，因此芯片和PCB的尺寸很难实现小型化，特别是如果要用电缆进行远距离传输时，由于信号线的数量非常多，使得电缆变得非常昂贵和笨重。 抖动是数字信号，特别是高速数字信号重要的一个概念，越是高速的信号，其比特周期越短对于抖动要求就严格；

简单的去加重实现方法是把输出信号延时一个或多个比特后乘以一个加权系数并和 原信号相加。一个实现4阶去加重的简单原理图。

去加重方法实际上压缩了信号直流电平的幅度，去加重的比例越大，信号直流电平被压缩得越厉害，因此去加重的幅度在实际应用中一般很少超过-9.5dB。做完预加重或者去加重的信号，如果在信号的发送端(TX)直接观察，并不是理想的眼图。图1.31所示是在发送端看到的一个带-3.5dB预加重的10Gbps的信号眼图，从中可以看到有明显的“双眼皮”现象。 数字信号处理的解决方案；江西智能化多端口矩阵测试数字信号测试

数字信号的眼图分析（Eye Diagram Analysis）;陕西数字信号测试USB测试

数字信号的时钟分配(ClockDistribution)

前面讲过，对于数字电路来说，目前绝大部分的场合都是采用同步逻辑电路，而同步逻辑电路中必不可少的就是时钟。数字信号的可靠传输依赖于准确的时钟采样，一般情况下发送端和接收端都需要使用相同频率的工作时钟才可以保证数据不会丢失(有些特殊的应用中收发端可以采用大致相同频率工作时钟，但需要在数据格式或协议层面做些特殊处理)。为了把发送端的时钟信息传递到接收端以进行正确的信号采样，数字总线采用的时钟分配方式大体上可以分为3类，即并行时钟、嵌入式时钟、前向时钟，各有各的应用领域。 陕西数字信号测试USB测试