甘肃PCI-E测试协议测试方法

PCle5.0的链路模型及链路损耗预算在实际的测试中，为了把被测主板或插卡的PCIe信号从金手指连接器引出，PCI-SIG组织也设计了专门的PCIe5.0测试夹具。PCle5.0的这套夹具与PCle4.0的类似，也是包含了CLB板、CBB板以及专门模拟和调整链路损耗的ISI板。主板的发送信号质量测试需要用到对应位宽的CLB板；插卡的发送信号质量测试需要用到CBB板；而在接收容限测试中，由于要进行全链路的校准，整套夹具都可能会使用到。21是PCIe5.0的测试夹具组成。如果被测件是标准的PCI-E插槽接口，如何进行PCI-E的协议分析？甘肃PCI-E测试协议测试方法

另外，在PCIe4 .0发送端的LinkEQ以及接收容限等相关项目测试中，都还需要用到能 与被测件进行动态链路协商的高性能误码仪。这些误码仪要能够产生高质量的16Gbps信  号、能够支持外部100MHz参考时钟的输入、能够产生PCIe测试需要的不同Preset的预加  重组合，同时还要能够对输出的信号进行抖动和噪声的调制，并对接收回来的信号进行均 衡、时钟恢复以及相应的误码判决，在进行测试之前还需要能够支持完善的链路协商。17是 一 个典型的发射机LinkEQ测试环境。由于发送端与链路协商有关的测试项目  与下面要介绍的接收容限测试的连接和组网方式比较类似，所以细节也可以参考下面章节  内容，其相关的测试软件通常也和接收容限的测试软件集成在一起。甘肃PCI-E测试协议测试方法PCI-E3.0设计还可以使用和PCI-E2.0一样的PCB板材和连接器吗？

这么多的组合是不可能完全通过人工设置和调整  的，必须有一定的机制能够根据实际链路的损耗、串扰、反射差异以及温度和环境变化进行  自动的参数设置和调整，这就是链路均衡的动态协商。动态的链路协商在PCIe3.0规范中  就有定义，但早期的芯片并没有普遍采用；在PCIe4.0规范中，这个要求是强制的，而且很  多测试项目直接与链路协商功能相关，如果支持不好则无法通过一致性测试。图4.7是  PCIe的链路状态机，从设备上电开始，需要经过一系列过程才能进入L0的正常工作状态。 其中在Configuration阶段会进行简单的速率和位宽协商，而在Recovery阶段则会进行更  加复杂的发送端预加重和接收端均衡的调整和协商。

PCIe4.0的发射机质量测试发射机质量是保证链路能够可靠工作的先决条件，对于PCIe的发射机质量测试来说，主要是用宽带示波器捕获其发出的信号并验证其信号质量满足规范要求。按照目前规范中的要求，PCIe3.0的一致性测试需要至少12.5GHz带宽的示波器；而对于PCIe4.0来说，由于数据速率提高到了16Gbps,所以测试需要的示波器带宽应为25GHz或以上。如果要进行主板的测试，测试规范推荐Dual-Port(双口)的测试方式，即把被测的数据通道和参考时钟同时接入示波器，这样在进行抖动分析时就可以把一部分参考时钟中的抖动抵消掉，对于参考时钟Jitter的要求可以放松一些。为什么PCI-E3.0的一致性测试码型和PCI-E2.0不一样？

如前所述，在PCle4.0的主板和插卡测试中，PCB、接插件等传输通道的影响是通过测 试夹具进行模拟并且需要慎重选择ISI板上的测试通道，而对端接收芯片封装对信号的影 响是通过软件的S参数嵌入进行模拟的。测试过程中需要用示波器软件或者PCI-SIG提 供的测试软件把这个S参数文件的影响加到被测波形上。

PCIe4.0信号质量分析可以采用两种方法： 一种是使用PCI-SIG提供的Sigtest软件 做手动分析，另一种是使用示波器厂商提供的软件进行自动测试。 被测件发不出标准的PCI-E的一致性测试码型，为什么？甘肃PCI-E测试协议测试方法

PCI-E测试信号完整性测试解决方案；甘肃PCI-E测试协议测试方法

(9)PCle4.0上电阶段的链路协商过程会先协商到8Gbps,成功后再协商到16Gbps;(10)PCIe4.0中除了支持传统的收发端共参考时钟模式，还提供了收发端采用参考时钟模式的支持。通过各种信号处理技术的结合，PCIe组织总算实现了在兼容现有的FR-4板材和接插  件的基础上，每一代更新都提供比前代高一倍的有效数据传输速率。但同时收/发芯片会变  得更加复杂，系统设计的难度也更大。如何保证PCIe总线工作的可靠性和很好的兼容性， 就成为设计和测试人员面临的严峻挑战。甘肃PCI-E测试协议测试方法